麒麟主频冲5GHz，华为靠逻辑折叠破局，无EUV也能翻番

华为麒麟处理器的主频，长期被卡在3GHz以下。这个僵局，眼看就要被打破。 这事儿得从今年5月说起。ISCAS国际电路与系统研讨会上，华为抛出了一个叫τ缩放定律的新概念。说白了，这是一条跟摩尔定律完全不同的路，专门给处理器主频突围指了个方向。

过去六十年，半导体行业都在死磕一件事：把晶体管的几何尺寸越做越小。这叫空间缩放。但华为这次换了个玩法，把优化的重心挪到了时间域。 τ是什么？简单讲，就是数据在芯片里跑一圈的总耗时。晶体管开关要花时间，信号在线路上传也要花时间，算数据、读内存、走网络，这些全都算进去。

华为为啥要走这条路？因为手里没牌。EUV极紫外光刻机拿不到，平面晶体管的密度，追不上台积电、英特尔和三星这些大厂。 以前用纯平面DUV工艺，手机处理器的主频天花板就在2.9GHz左右。这个纪录，还是2019年的麒麟990 4G保持的。

后来EUV工艺普及了，2020年的骁龙865 Plus才第一次摸到3GHz的门坎。 路被堵死了，华为就绕着走。空间上压不下去，那就在时间上做文章。核心思路有三招：把导线弄短点，少放几个缓冲器，再把逻辑电路竖着叠起来。

这就引出了“逻辑折叠”技术。它跟市面上常见的3D堆叠不一样。比如AMD的V-Cache，就是在CPU上面或下面贴一层SRAM缓存。华为的做法更狠，是把同一个逻辑块拆开，切成好几份，再用超细间距的面对面混合键合技术，摊到多个有源裸片上。

这么一搞，信号要走的路线直接变短了。导线短了，时钟频率就能往上提。现代高性能处理器里，一大半的延迟和功耗，都耗在驱动长长的互连线和中继缓冲器上。 逻辑折叠把关键路径上的门电路分散到好几层。键合接口就像芯片里多出来的金属层，本来要横着跑很远路的信号，现在能竖着飞快传过去。

靠着这招，华为不用更先进的制程，也能同时把主频和能效拉上去。 华为还公布了路线图。麒麟处理器的超大核主频，会从现在的2.75GHz慢慢往上爬。麒麟9030还没用上逻辑折叠，实验室里已经有3.1GHz和3.39GHz的原型核心在测。

到了2031年，目标定在了5GHz左右，差不多翻了一倍。 不光主频，晶体管密度也在涨。靠多层有源逻辑堆叠，2030年要达到215MTr/mm²，2031年冲到295MTr/mm²，这个水平相当于英特尔的14A工艺。

眼下，麒麟9030已经是华为和中芯国际在平面DUV制程上的极限了。今年秋天发的新一代麒麟，能让我们看看逻辑折叠到底走到哪一步。 不管怎么说，华为在技术封锁下硬是趟出了一条自主创新的路子。τ定律和逻辑折叠，不光是给自己解围，也给整个半导体行业在后摩尔时代递了个新思路。